## 第四部分：指令系统 ### 4.1 指令系统的基本概念 **什么是指令？** 指令是计算机执行某种操作（如加法、数据传送、条件跳转）的命令，由二进制编码表示。一台计算机所有指令的集合称为**指令集**或**指令系统**。 **指令格式** 一条指令通常由两部分组成：**操作码** 和 **地址码**（也称操作数地址）。 - **操作码**：指明要执行的操作（如加法、减法、读内存）。 - **地址码**：指明操作数所在的地址（寄存器编号、内存地址、立即数等）。 **指令字长** 一条指令的二进制位数。可以定长（如32位），也可以变长（如x86的1-15字节）。定长指令便于硬件译码，变长指令节省空间。 **操作码的编码方式** - **定长操作码**：所有指令的操作码位数相同，译码简单但指令数量有限。 - **扩展操作码**（变长操作码）：操作码的位数随指令类型变化，在地址码中腾出空间给操作码，可以支持更多指令。考研中常考扩展操作码的设计（例如：15条三地址指令，若干二地址指令，如何安排编码）。 **扩展操作码设计完整示例**：假设指令字长为16位，有4位用于操作码，12位用于地址码（可分成3个4位的地址段）。要支持以下指令： - 15条三地址指令 - 12条二地址指令 - 若干一地址指令 - 若干零地址指令问：最多可以有多少条一地址指令？最多可以有多少条零地址指令？解： 1. 15条三地址指令操作码：0000~1110（用4位，共16种编码，留1种做扩展） 2. 剩下一种三地址编码1111用于扩展： - 三地址指令占用所有12位地址码（3x4位），所以扩展位从地址码中借。 - 对于二地址指令，用2个4位做地址码，剩下4位扩展操作码。 - 在1111后面加4位扩展，得到二地址指令操作码：1111 0000~1111 1111共16种。 3. 12条二地址指令用掉1111 0000~1111 1011（12种），剩下1111 1100~1111 1111（4种）用于再次扩展。 4. 对于一地址指令，在二地址基础上再扩展4位（地址码只剩1个4位段）： - 每种剩余的二地址编码可扩展16条一地址指令。 - 4种剩余编码 x 16 = 64条一地址指令。 - 假设用掉63条，剩下1种继续扩展。 5. 对于零地址指令，在剩余的一地址编码基础上再扩展4位： - 1种 x 16 = 16条零地址指令。所以：最多63条一地址指令 + 16条零地址指令（如果先满足一地址再满足零地址）。 **地址码的个数**（按地址码数量分类） - **三地址指令**：`ADD R1, R2, R3` 表示 R1 <- R2 + R3。 - **二地址指令**：`ADD R1, R2` 表示 R1 <- R1 + R2。常见于通用计算机。 - **一地址指令**：`ADD R1` 表示 AC <- AC + R1（其中AC是累加器）。常见于早期或简单CPU。 - **零地址指令**：`RET`（返回）等，操作数隐含在堆栈或特定寄存器中。 💡 **记忆技巧**： - 扩展操作码设计的核心思想：**"操作码向地址码方向扩展"**。先把短的地址码（三地址）分配完，留一个编码做扩展前缀，然后继续分配更长的操作码。 - 扩展原则：**"短操作码不能是长操作码的前缀"**（无歧义编码）。 ⚠️ **易错点**： - 扩展操作码设计时，注意是从短操作码向长操作码扩展，而不是反过来。 - 三地址指令使用了全部地址码位，但扩展操作码需要使用某些地址码位来扩展，所以留出编码作为前缀。 --- ### 4.2 寻址方式寻址方式是指令中如何指明操作数的位置。掌握各种寻址方式，对于理解汇编程序和指令执行过程非常重要。 **常见的寻址方式**（以典型的RISC或CISC为例） 1. **立即寻址** - 操作数直接包含在指令中（作为地址码部分）。 - 例如：`ADD R1, #5` 表示 R1 <- R1 + 5。 - 优点：不需要访问内存或寄存器，速度快。缺点：立即数的范围有限（受指令中地址码位数限制）。 2. **直接寻址** - 指令中给出操作数所在主存单元的地址。 - 例如：`LOAD R1, 1000` 表示 R1 <- M[1000]。 - 优点：简单。缺点：地址位数固定，寻址范围有限；指令中地址固定，不易实现程序浮动（相对寻址可解决）。 3. **间接寻址** - 指令中给出的地址不是操作数本身，而是操作数地址的地址。 - 例如：`LOAD R1, (1000)`，先访问M[1000]得到地址A，再访问M[A]得到操作数。 - 优点：可扩大寻址范围（通过多级间接）。缺点：速度慢（多次访存）。现代CPU很少使用。 4. **寄存器寻址** - 操作数存放在寄存器中，指令中给出寄存器编号。 - 例如：`ADD R1, R2` 表示 R1 <- R1 + R2。 - 优点：速度快（不需要访存），指令短。缺点：寄存器数量有限。 5. **寄存器间接寻址** - 寄存器中存放操作数的内存地址，指令中给出寄存器编号。 - 例如：`LOAD R1, (R2)` 表示 R1 <- M[R2]。 - 优点：地址可动态变化（修改寄存器内容即可），支持指针操作。 6. **相对寻址** - 操作数地址 = 程序计数器（PC） + 指令中给出的偏移量。 - 常用于转移指令（如`BEQ label`，偏移量相对于下一条指令的地址）。 - 优点：实现位置无关代码，便于程序在内存中浮动。 7. **基址寻址** - 操作数地址 = 基址寄存器（如R2） + 指令中给出的偏移量。 - 常用于访问数据段或数组（基址指向数组首地址，偏移量为索引）。 - 基址寄存器内容由操作系统或用户程序设定，偏移量由指令给出（可以是立即数）。 8. **变址寻址** - 操作数地址 = 变址寄存器（如R2） + 指令中给出的基地址（或相反）。 - 与基址寻址类似，但变址寄存器常用于循环中自动递增（变址寄存器内容可修改）。 - 区别：基址寻址中基址寄存器一般不变，偏移量可变；变址寻址中变址寄存器可变，基地址固定。实际应用中常混合使用。 9. **堆栈寻址** - 操作数隐含在堆栈中，由堆栈指针（SP）指向栈顶。 - 例如：`PUSH R1` 将R1压栈；`POP R2` 弹出栈顶到R2。 - 常用于函数调用、中断保存现场。 **寻址方式计算综合示例**：假设某计算机的寄存器值和内存内容如下： - PC = 1000（当前指令地址） - R1 = 2000 - R2 = 3000 - M[2000] = 5000 - M[3000] = 4000 - M[5000] = 100 - M[1500] = 200 现在有一条指令位于地址1000，指令内容是 `LOAD R1, addr`，其中地址字段的值是1500。分别用以下寻址方式求操作数： 1. **立即寻址**：操作数 = 1500（指令中的地址字段就是操作数本身）。 2. **直接寻址**：操作数 = M[1500] = 200（访问内存地址1500）。 3. **间接寻址**：先取M[1500]=200，再访问M[200]=? 但M[200]未定义。注意这里地址字段是1500，M[1500]=200，但200可能不是有效地址。正确的间接寻址应该是：M[1500]=200，然后访问M[200]。但实际上问题中是给的"地址字段值=1500"，所以一间接：M[1500]=200。如果题目改为地址字段=2000，则操作数=M[M[2000]]=M[5000]=100。 4. **寄存器寻址**：操作数 = R1 = 2000（R1的内容）。 5. **寄存器间接寻址**：操作数 = M[R1] = M[2000] = 5000。 6. **相对寻址**：操作数地址 = PC + 偏移 = 1000 + 1500 = 2500，操作数 = M[2500]（未定义）。 7. **基址寻址**（假设基址寄存器为R2）：操作数地址 = R2 + 偏移 = 3000 + 1500 = 4500，操作数 = M[4500]（未定义）。 ⚠️ **相对寻址的易错点**： - PC值在取指后已经更新为下一条指令的地址（如PC+指令长度）。如果考试中给出的偏移是"相对于当前指令"还是"相对于下一条指令"，需要根据题目说明判断。 - 例如：PC=1000，指令长4字节，偏移量为+50，则有效地址 = 1004 + 50 = 1054（而不是1000+50=1050）。 **寻址方式在指令中的编码** 通常指令中会有一个"寻址方式字段"指示使用哪种寻址方式，然后跟对应的地址码（寄存器编号、偏移量等）。 💡 **记忆技巧**： - 九种寻址方式分类记忆： - 数据在哪里？**立即**（在指令中）、**寄存器**（在寄存器中）、**直接**（地址在指令中） - 地址在哪里？**寄存器间接**（地址在寄存器中）、**间接**（地址在内存中） - 地址怎么算？**相对**（PC+偏移）、**基址**（基址寄存器+偏移）、**变址**（变址寄存器+偏移） - 特殊：**堆栈寻址**（栈顶隐含） - 基址 vs 变址的区别：基址中的基址寄存器"基本不变"，变址寄存器"经常变化"。记住：**"基不变，变常变"**。 --- ### 4.3 指令类型按功能分类，指令通常包括以下几类： 1. **数据传送类指令** - 功能：将数据从源位置复制到目的位置（不改变数据内容）。 - 常见：`MOV`、`LOAD`（从内存读寄存器）、`STORE`（从寄存器写内存）、`PUSH`/`POP`（堆栈操作）。 2. **算术逻辑运算类指令** - 算术：`ADD`、`SUB`、`MUL`、`DIV`（注意是否区分整数/浮点）。 - 逻辑：`AND`、`OR`、`XOR`、`NOT`。 - 移位：`SHL`、`SHR`、`SAR`（算术右移）、`ROL`（循环左移）。 - 比较：`CMP`（通常只影响标志位，不保存结果）。 3. **移位指令**（也可归入逻辑类，但单独列出） - 逻辑左移、逻辑右移、算术右移、循环移位。 4. **转移类指令**（改变程序执行顺序） - 无条件转移：`JMP`（直接跳转到目标地址）。 - 条件转移：`BEQ`（相等则转移）、`BNE`、`BGT`、`BLT`等，根据标志位（ZF、SF、OF等）决定是否跳转。 - 子程序调用与返回：`CALL`（保存返回地址）、`RET`（恢复返回地址）。 - 中断返回：`IRET`（恢复中断前的状态）。 5. **输入输出类指令** - 专用I/O指令：`IN`（从I/O端口读）、`OUT`（写I/O端口），用于独立编址的I/O系统。 - 内存映射I/O：使用普通的数据传送指令访问I/O设备（因为I/O端口映射到内存地址空间）。 6. **特权指令与系统控制指令** - 只能在操作系统内核态执行，如修改页表、关闭中断、停机`HLT`等。 **条件转移与标志位关系示例**：假设执行 `CMP R1, R2`（比较R1和R2，执行R1-R2，只设置标志位）： - 若R1 = R2，则 ZF=1 - 若R1 > R2（有符号比较），则 SF=OF（正-负得正时无溢出，负-正得负时无溢出... 实际处理器用 SF XOR OF = 0 判断大于） - 条件转移 `BGT label`（大于则跳转）会根据SF和OF的组合判断是否跳转。 --- ### 4.4 CISC与RISC 这是指令系统设计的两大流派，考研中常考对比。 **CISC（Complex Instruction Set Computer）** - 特点：指令数量多、功能复杂（一条指令可以完成多个低级操作，如字符串复制）。 - 指令格式：变长，寻址方式丰富。 - 寄存器数量较少（因为很多操作可以直接在内存中完成）。 - 大量使用微程序控制（因为指令复杂）。 - 典型代表：x86（Intel/AMD）。 - 优点：编译后代码密度高（程序占用内存少）；高级语言编程容易（一条指令对应复杂功能）。 - 缺点：指令执行速度慢（复杂指令需要多个时钟周期）；硬件设计复杂，功耗高；不利于流水线（指令长度和功能差异大）。 **RISC（Reduced Instruction Set Computer）** - 特点：指令数量少、功能简单（每条指令只完成一个基本操作，如`LOAD`、`ADD`、`STORE`）。 - 指令格式：定长（如32位），寻址方式少（通常只有立即、寄存器、寄存器间接、基址偏移等）。 - 寄存器数量多（32个或更多），以便暂存中间结果。 - 采用硬布线控制（指令简单，可以用组合逻辑快速译码）。 - 典型代表：MIPS、ARM、RISC-V。 - 优点：执行速度快（大多数指令在一个时钟周期内完成），硬件简单，易于实现流水线和高性能。 - 缺点：代码密度低（完成同一任务需要更多条指令）；对编译器要求高（需要优化寄存器分配）。 **计数示例：同一任务在CISC和RISC上的表现** 任务：计算 A = B + C，其中B和C在内存中。 CISC（x86）： ``` ADD [A], [B], [C] // 1条指令，但需要多个时钟周期 ``` RISC（MIPS）： ``` LOAD R1, B // 1周期 LOAD R2, C // 1周期 ADD R3, R1, R2 // 1周期 STORE R3, A // 1周期 ``` 共4条指令，但每条指令都是单周期（理想流水线下，总时间甚至可能比CISC短）。 **对比表格** | 特性 | CISC | RISC | | --- | --- | --- | | 指令数量 | 多（几百条） | 少（几十条） | | 指令长度 | 变长（1-15字节） | 定长（如32位） | | 寻址方式 | 丰富（十几种） | 简单（几种） | | 寄存器数量 | 较少（如8-16个） | 较多（32个以上） | | 控制方式 | 微程序为主 | 硬布线为主 | | 执行周期 | 每条指令多个周期 | 大多数指令单周期 | | 代码密度 | 高 | 低 | | 典型架构 | x86 | ARM、MIPS、RISC-V | **现代趋势**：CISC内部实际上使用RISC内核（如x86微指令转换），两者界限逐渐模糊。但考研中仍要求掌握经典区别。 **CISC vs RISC 深度理解**：可以把CISC想象成"多功能瑞士军刀"——一把刀解决很多问题，但使用起来可能不太顺手；RISC像"一套专业厨具"——每个工具只做一件事，但配合起来效率极高。 💡 **记忆技巧**： - CISC = **C**omplex（复杂），RISC = **R**educed（精简）。 - CISC特点关键词：**多、长、少、微、慢、高**（指令多、格式长、寄存器少、微程序、速度慢、代码密度高）。 - RISC特点关键词：**少、定、多、硬、快、低**（指令少、定长、寄存器多、硬布线、速度快、代码密度低）。 **跨学科联系（操作系统）**：CISC/RISC的选择影响操作系统的设计。例如，x86（CISC）提供了丰富的特权指令和复杂的中断机制，而ARM（RISC）则更依赖操作系统软件来处理复杂操作。在嵌入式系统和移动设备中，RISC因其低功耗优势占据主导地位。 --- ### 4.5 指令系统在408中的常见考点 1. **扩展操作码的设计** - 给定指令字长和地址码位数，设计不同地址数指令的编码，使得没有重叠。 - 解题思路：从短地址码（或零地址）开始分配，利用未使用的操作码模式作为前缀扩展。 **扩展操作码考题示例**：某计算机指令字长16位，采用扩展操作码技术。地址码为4位。已设计出10条三地址指令、15条二地址指令、20条一地址指令，问最多还可设计多少条零地址指令？解： - 操作码共16位，三地址指令使用4位操作码（剩余12位为地址码）。 - 4位操作码最多16种编码，10条三地址指令用掉10种，剩余6种。 - 用剩余6种中的每种，向地址码扩展4位作为操作码（二地址指令操作码8位）。 - 6x16=96种可能的二地址编码，用掉15条，剩余81种。 - 用剩余81种中的每种，再向地址码扩展4位（一地址指令操作码12位）。 - 81x16=1296种可能的一地址编码，用掉20条，剩余1276种。 - 用剩余1276种中的每种，再扩展4位（零地址指令操作码16位）。 - 1276x16=20416条零地址指令。 2. **寻址方式的计算** - 给定指令、寄存器初始值、内存内容，求指令执行后的结果。 - 例如：相对寻址中的偏移量计算（注意PC是否已更新）。 3. **CISC与RISC的对比**（简答题或选择题） 4. **指令执行对标志位的影响**（结合第五部分CPU内容） --- ### 📌 408考点提示 **考查形式**： - 选择题高频：各种寻址方式的计算结果、CISC和RISC的区别、指令格式的组成。 - 综合题常考：扩展操作码的设计（如2012年、2017年408真题）。 - 简答题：CISC和RISC的对比表格题。 **常见命题模式**： 1. 给出指令字长、地址码位数、各类指令数量，要求设计扩展操作码（或计算最多能支持多少条指令）。 2. 给出各寄存器的值和内存内容，用不同寻址方式计算操作数或有效地址。 3. 判断某条指令属于什么类型的寻址方式（如基址寻址 vs 变址寻址的区别）。 **学生常犯错误**： - 扩展操作码设计中，忘记已有指令占用的编码数量，导致后续扩展的基数计算错误。 - 相对寻址的有效地址计算中，忘记PC在取指后已经更新（指向下一条指令）。 - 基址寻址和变址寻址混淆，考试时注意题目对寄存器的命名（通常base指基址，index指变址）。 **备考建议**： - 扩展操作码是高频考点，务必练习3~5道不同类型的题目。 - 寻址方式的计算题，建议先把每种寻址方式的地址计算公式写出来，再代入数值。 - CISC vs RISC对比表必须能完整默写（至少列出6个对比维度）。 --- ### 第四部分小结 | 主题 | 核心要点 | | --- | --- | | 指令格式 | 操作码 + 地址码；定长/变长；三/二/一/零地址 | | 寻址方式 | 立即、直接、间接、寄存器、寄存器间接、相对、基址、变址、堆栈 | | 指令类型 | 数据传送、算术逻辑、移位、转移、I/O、特权 | | CISC vs RISC | 指令数量、长度、寻址方式、寄存器数、控制方式、执行速度、代码密度 | --- 1e:T5c37, ## 第五部分：中央处理器 ### 5.1 CPU的功能与组成 **CPU的基本功能** CPU是计算机的核心部件，负责执行程序中的指令。主要功能包括： - 指令控制：按顺序取出指令，并控制指令的执行流程（包括跳转）。 - 操作控制：产生各种控制信号，指挥运算器、存储器、I/O设备协同工作。 - 时间控制：为每条指令的各个步骤提供正确的时序信号。 - 数据加工：对数据进行算术运算和逻辑运算。 **CPU的基本组成** CPU内部主要由两大部分组成：**数据通路** 和 **控制单元**。 1. **数据通路** 数据通路是指令执行过程中数据所经过的路径，包括： - 算术逻辑单元（ALU）：执行算术和逻辑运算。 - 寄存器组：包括通用寄存器（如R0、R1等）、程序计数器（PC）、指令寄存器（IR）、存储器地址寄存器（MAR）、存储器数据寄存器（MDR）、状态寄存器（PSW或标志寄存器）等。 - 内部总线：连接各个部件，用于数据传送。 - 多路选择器：用于选择不同数据来源。 2. **控制单元** 控制单元负责产生控制信号，指挥数据通路工作。根据实现方式分为： - 硬布线控制器：用组合逻辑电路产生控制信号，速度快，但复杂指令集难以实现。 - 微程序控制器：用微指令序列（微程序）产生控制信号，灵活性高，但速度较慢。 **重要寄存器说明** - **PC（程序计数器）**：存放下一条指令的地址。每次取指后自动增加（指向下一条指令），遇到转移指令时被修改。 - **IR（指令寄存器）**：存放当前正在执行的指令。从内存取出后暂存在这里，供译码使用。 - **MAR（存储器地址寄存器）**：存放要访问的内存单元的地址。 - **MDR（存储器数据寄存器）**：存放从内存读出的数据，或要写入内存的数据。 - **PSW（程序状态字）**：存放条件码（ZF、OF、SF、CF等）和CPU状态（如中断允许位、工作模式等）。 --- ### 5.2 指令执行过程计算机执行程序的过程，就是逐条执行指令的过程。每条指令的执行可以分为若干步骤。 **经典的五阶段执行过程**（不考虑流水线时，单条指令的完整流程） 1. **取指（IF，Instruction Fetch）** - 将PC中的地址送入MAR，并发出读内存信号。 - 从内存读出指令，存入MDR，再送入IR。 - 同时，PC自动增加（PC + 指令长度），指向下一条指令。 2. **译码（ID，Instruction Decode）** - 控制器对IR中的指令进行译码，确定操作类型和操作数位置。 - 若需要读取寄存器，在此阶段读取（有的设计中放在执行阶段前）。 3. **执行（EX，Execute）** - ALU根据控制信号执行操作（加法、逻辑与、比较等）。 - 如果是转移指令，在此阶段计算目标地址并修改PC。 4. **访存（MEM，Memory Access）** - 对于读内存指令（LOAD），在此阶段将地址送入MAR，读内存，数据送入MDR。 - 对于写内存指令（STORE），在此阶段将地址送入MAR，数据从寄存器送入MDR，然后写内存。 - 对于ALU指令，此阶段不做任何操作（或空转）。 5. **写回（WB，Write Back）** - 将ALU的计算结果或从内存读出的数据写回寄存器组。 **注意**：不同指令可能不需要全部五个阶段。例如ADD指令不需要访存阶段；STORE指令不需要写回阶段（因为数据已经写入内存）。 **单周期处理器 vs 多周期处理器** - **单周期处理器**：每条指令在一个固定的时钟周期内完成（所有阶段合并在一个周期内）。时钟周期必须按最慢的指令（如LOAD）来设定，效率低。考研中主要用于理解原理。 - **多周期处理器**：每条指令分为多个时钟周期执行（每个阶段一个周期）。不同指令的周期数不同，效率更高。现代处理器实际采用流水线，是多周期的一种改进。 **单周期 vs 多周期性能对比**：假设三类指令的耗时如下： - ALU指令：2ns - LOAD指令：5ns - STORE指令：3ns - 分支指令：2ns 单周期：时钟周期必须设为5ns（最慢指令的耗时），所有指令都在5ns内完成。CPI=1，但时钟周期长。多周期：可以将CPU内部操作划分为若干个1ns的阶段。ALU指令需2个阶段(2ns)，LOAD需5个阶段(5ns)，STORE需3个阶段(3ns)。平均CPI>1，但时钟周期短（1ns）。 **控制信号的生成** 每条指令执行过程中，需要产生一系列控制信号，例如： - ALU控制信号：选择加法、减法、逻辑与等。 - 寄存器读/写使能信号。 - 多路选择器的选择信号（选择哪条路径的数据）。 - 内存读/写信号。硬布线控制器通过组合逻辑电路直接产生这些信号；微程序控制器通过读取微指令产生。 --- ### 5.3 数据通路数据通路是CPU中数据流动的路径和存储数据的部件集合。理解数据通路是理解指令执行过程的关键。 **寄存器传送语言（RTL）** RTL用于描述数据如何在寄存器之间传送。例如： - `PC -> MAR`：将PC的内容传送到MAR。 - `M[MAR] -> MDR`：将MAR指向的内存单元内容读出到MDR。 - `MDR -> IR`：将MDR内容传送到IR。 - `R1 + R2 -> R3`：将R1与R2相加，结果存入R3。 **RTL描述指令执行示例**：以 `ADD R1, R2, R3`（R1=R2+R3）为例，用RTL描述多周期执行过程：取指阶段： 1. `MAR <- PC` （PC送地址寄存器） 2. `MDR <- M[MAR]` （读内存） 3. `IR <- MDR` （指令送IR） 4. `PC <- PC + 4` （PC+指令字长，假设32位指令）译码阶段： 5. `A <- R[IR[20:16]]` （读R2到A寄存器） 6. `B <- R[IR[15:11]]` （读R3到B寄存器）执行阶段： 7. `ALUOut <- A + B` （ALU计算R2+R3，结果存暂存器）写回阶段： 8. `R[IR[25:21]] <- ALUOut` （结果写回R1） **单总线结构数据通路** 所有部件都连接到一条共享的总线上，任何时刻只能有一对部件通过总线传送数据。优点是硬件简单，缺点是速度慢（需要分时使用总线）。典型的数据传送步骤（例如执行`ADD R1, R2`，结果存回R1）： 1. 取指阶段：PC -> MAR（占用总线），读内存，MDR -> IR。 2. 译码阶段：IR中的操作码送控制器，同时从IR中提取R1和R2的编号。 3. 执行阶段：R1 -> 总线 -> ALU输入A；R2 -> 总线 -> ALU输入B；ALU计算结果 -> 总线 -> 暂存器（或直接写回R1，但需要注意总线冲突）。 - 实际上单总线需要多个时钟周期完成一次ALU运算，因为无法同时读取两个寄存器。 **单总线数据通路的时序瓶颈**：单总线结构中，由于每次只能有一个数据源使用总线，`ADD`指令需要： - t1: R1 -> 总线 -> ALU输入A - t2: R2 -> 总线 -> ALU输入B - t3: ALU输出 -> 总线 -> R1 总共3个时钟周期才能完成一次加法（仅执行阶段）。这就是单总线结构速度慢的原因——数据传输顺序化了。 **多总线结构数据通路** 为了支持同时读取多个操作数，CPU内部常采用多条总线（如一条总线连接寄存器输出，另一条连接ALU输出）。现代CPU使用更复杂的转发网络。 **多总线优势**：使用双总线（A总线、B总线）时，上述ADD指令可以同时读取R1和R2： - t1: R1 -> A总线 -> ALU输入A，R2 -> B总线 -> ALU输入B，ALU输出 -> 结果总线 -> R1 一个时钟周期完成，比单总线快3倍。 **典型的MIPS多周期数据通路**（考研常见模型） MIPS多周期数据通路包含以下主要部件和连接： - 指令存储器与数据存储器分开（哈佛结构在数据通路中的体现）。 - ALU有两个输入端，分别来自寄存器堆和扩展后的立即数。 - 寄存器堆有两个读端口和一个写端口（可同时读两个寄存器，写一个寄存器）。 - 多路选择器用于选择ALU的第二个输入是来自寄存器还是立即数。 - PC的更新有多种来源（PC+4、转移目标地址、跳转地址）。 **数据通路中的关键路径** 关键路径是数据通路中最长的逻辑路径，决定了时钟周期的最小值。例如，LOAD指令经过：PC -> 指令存储器 -> 寄存器堆读 -> ALU（计算地址） -> 数据存储器 -> 寄存器堆写，路径最长。 **LOAD指令的关键路径分析**（理解CPU时钟周期为何不能太短）：以LOAD指令为例，一个时钟周期内需完成： 1. PC -> 指令存储器（读指令） 2. 指令译码 -> 寄存器堆（读基址寄存器） 3. 基址 + 偏移量 -> ALU计算地址 4. 数据存储器（读数据） 5. 数据写入寄存器堆如果采用单周期设计，时钟周期必须大于这5步的延迟之和。而其他简单指令（如ADD不需要访问数据存储器）也只能等这个长周期，导致性能浪费。 --- ### 5.4 控制器设计控制器是CPU的"指挥中心"，负责根据指令产生正确的控制信号。考研中需要掌握两种控制器设计方法。 **硬布线控制器** - 原理：用组合逻辑电路（门电路）直接产生控制信号。输入是IR中的操作码、状态寄存器的标志位、时钟信号等，输出是各种控制信号。 - 实现方式：列出真值表（指令类型 x 状态 -> 控制信号），然后用逻辑门化简实现。 - 优点：速度快（组合逻辑延迟小）。缺点：指令集复杂时，逻辑电路非常复杂，难以修改。 - 适用：RISC处理器（指令简单，控制逻辑规整）。 **硬布线控制器的设计思路**（了解）：对于一条指令，控制信号可以表示为：`Control = f(Opcode, State, Flags)` 例如：对于`ADD`指令在执行阶段，ALUop = 01（加法），RegWrite = 1（写寄存器），ALUSrc = 0（ALU第二输入来自寄存器）。这些控制信号通过一个"控制信号真值表"确定，然后用逻辑门（AND、OR、NOT）组合实现。 **微程序控制器** - 原理：将控制信号编码成**微指令**，存放在一个只读存储器（控制存储器）中。执行指令时，从控制存储器中读取一系列微指令，每条微指令产生一组控制信号。 - 微指令格式：包含操作控制字段（控制信号）和顺序控制字段（下一条微指令的地址）。 - 微程序：对应一条机器指令的微指令序列。机器指令被译码后，启动对应的微程序。 - 优点：设计规整，易于修改和扩展（只需修改微程序）。缺点：速度较慢（需要从控制存储器读取微指令）。 - 适用：CISC处理器（指令复杂，微程序便于管理）。 **微程序控制器的工作流程**： 1. 取指令：从主存取指令到IR。 2. 机器指令译码：操作码送"微地址形成器"，生成该指令对应的微程序首地址。 3. 取微指令：从控制存储器（ROM）中取出第一条微指令。 4. 执行微指令：微指令的操作控制字段产生控制信号，执行一个微操作。 5. 顺序控制：根据顺序控制字段确定下一条微指令地址（通常是顺序执行或转移）。 6. 重复步骤3-5，直到该机器指令的微程序执行完毕，返回取指微程序。 **微程序控制器的类比**：就像烹饪时参考菜谱——每道菜（机器指令）由一系列步骤（微指令）组成，菜谱（控制存储器）中记录了所有步骤，厨师（控制器）按顺序执行。 **硬布线 vs 微程序对比** | 特性 | 硬布线 | 微程序 | | --- | --- | --- | | 实现方式 | 组合逻辑门电路 | 微指令ROM + 微程序控制器 | | 速度 | 快 | 慢（多一级访存） | | 修改灵活性 | 难（需改电路） | 易（改ROM内容） | | 指令集复杂时 | 非常复杂 | 仍可控 | | 典型应用 | RISC | CISC（如x86） | --- ### 5.5 流水线技术流水线是提高CPU性能的核心技术，将每条指令的执行过程分解为多个阶段，不同指令的不同阶段可以重叠执行。 **流水线的基本概念** 以经典五级流水线为例：IF（取指）、ID（译码/读寄存器）、EX（执行）、MEM（访存）、WB（写回）。理想情况下，每个时钟周期可以完成一条指令（即CPI=1），但实际上受各种冒险影响，CPI会略高于1。 **流水线的类比**：流水线就像汽车装配线——不是等一辆车完全组装好再开始下一辆，而是让不同工位同时工作。第1辆车在第2个工位时，第2辆车已经在第1个工位了。这样每过一段时间（流水线周期）就有一辆车下线。 **流水线执行示例**（理想情况，无冒险）： | 时钟周期 | IF | ID | EX | MEM | WB | | --- | --- | --- | --- | --- | --- | | T1 | I1 | - | - | - | - | | T2 | I2 | I1 | - | - | - | | T3 | I3 | I2 | I1 | - | - | | T4 | I4 | I3 | I2 | I1 | - | | T5 | I5 | I4 | I3 | I2 | I1 | | T6 | I6 | I5 | I4 | I3 | I2 | 从T5开始，每个周期完成一条指令。5条指令从开始到结束需要9个周期，而非流水线的25个周期。 **流水线的性能指标** - **吞吐率**：单位时间内完成的指令数。理想最大吞吐率 = 1 / 时钟周期。 - **加速比**：流水线方式相对于非流水线方式的性能提升。理想加速比 = 流水线级数。 - **效率**：流水线各阶段的利用率。有停顿时空闲阶段会降低效率。 **流水线性能计算示例**：非流水线处理器执行100条指令需要500个时钟周期（每条指令5周期）。五级流水线处理器执行100条指令需要：5 + (100-1) = 104个时钟周期（首次装入需要5周期，之后每周期完成一条）。加速比 = 500 / 104 = 4.8（接近理想加速比5）。但实际中因为有冒险，加速比通常小于理论值。 **流水线冒险（Hazard）** 冒险是指流水线中因为下一指令无法在下一个时钟周期正确执行而必须停顿的情况。分为三类： 1. **结构冒险** - 原因：硬件资源冲突。例如，指令存储器和数据存储器是同一个，取指和访存需要同时访问内存。 - 解决方法：增加硬件资源（如分离指令Cache和数据Cache，即哈佛结构）。 **结构冒险示例**：假设只有1个存储器，指令I1在MEM阶段访存，同时I2在IF阶段取指，两个阶段都要访问存储器。解决方法：插入1个气泡（停顿I2的IF阶段），等待I1的MEM阶段完成。 2. **数据冒险** - 原因：一条指令需要用到前面指令的结果，但前面指令还没有写回。 - 典型情况（按发生顺序）： - 写后读（RAW）：最常见。ADD R1, R2, R3；SUB R4, R1, R5（SUB需要ADD的结果R1）。 - 读后写（WAR）：较少见，在流水线中可能因乱序执行产生。 - 写后写（WAW）：也是乱序执行的问题。 - 解决方法： - **插入气泡（停顿）**：暂停流水线，等待前面指令写完。简单但降低性能。 - **前推（转发/旁路）**：将前面指令的ALU结果直接送到下一指令的ALU输入端，不等待写回寄存器。这是最常用的方法，需要硬件支持。 - **编译器调度**：重新安排指令顺序，插入不相关指令来避免冒险。 **数据冒险完整示例（RAW）**： ``` I1: ADD R1, R2, R3 // R1 = R2 + R3 I2: SUB R4, R1, R5 // R4 = R1 - R5，需要I1的结果R1 ``` 五级流水线中： | 周期 | IF | ID | EX | MEM | WB | | --- | --- | --- | --- | --- | --- | | T1 | I1 | - | - | - | - | | T2 | I2 | I1 | - | - | - | | T3 | - | I2 | I1 | - | - | | T4 | - | - | **I2(等待)** | I1 | - | | T5 | - | - | I2 | - | I1 | T3时，I1在EX阶段计算R1，但I2在ID阶段就需要R1。如果没有转发，I2必须等待I1的WB阶段完成（T5）才能读R1。插入2个气泡后： | 周期 | IF | ID | EX | MEM | WB | | --- | --- | --- | --- | --- | --- | | T1 | I1 | - | - | - | - | | T2 | I2 | I1 | - | - | - | | T3 | - | I2 | I1 | - | - | | T4 | - | - | (气泡) | I1 | - | | T5 | - | - | I2 | (气泡) | I1 | | T6 | - | - | - | I2 | (气泡) | 如果用转发（前推）：I1在EX阶段（T3）的结果直接送到I2的EX阶段（T4），不需要插入气泡。 | 周期 | IF | ID | EX | MEM | WB | | --- | --- | --- | --- | --- | --- | | T1 | I1 | - | - | - | - | | T2 | I2 | I1 | - | - | - | | T3 | I3 | I2 | **I1** | - | - | | T4 | I4 | I3 | **I2(转发I1结果)** | I1 | - | 转发使流水线不需要停顿，性能显著提升。 3. **控制冒险** - 原因：遇到转移指令（分支、跳转）时，流水线不知道该取哪条下一条指令。 - 解决方法： - **插入气泡**：暂停流水线，直到转移结果确定。分支开销大（例如MIPS中分支延迟槽）。 - **分支预测**：猜测是否转移。静态预测（总是预测不转移，或根据操作码预测），动态预测（用分支历史表，准确率高）。 - **延迟分支**：编译器将转移后的有用指令放到分支指令之后执行（分支延迟槽），使流水线不空闲。 **控制冒险示例**： ``` I1: BEQ R1, R2, target // 如果R1=R2，跳转到target I2: ADD R3, R4, R5 // 下一条指令（预测不转移） I3: SUB R6, R7, R8 // target处的指令 ``` 如果不使用分支预测（每次遇到分支就停顿）：在EX阶段才知道是否转移，所以需要插入2个气泡（从取指到执行需要2个周期等待）。 | 周期 | IF | ID | EX | MEM | WB | | --- | --- | --- | --- | --- | --- | | T1 | BEQ | - | - | - | - | | T2 | ADD(可能取错) | BEQ | - | - | - | | T3 | (气泡) | (气泡) | BEQ | - | - | | T4 | I3(target) | (气泡) | (气泡) | BEQ | - | **使用分支预测（预测不转移）**：如果预测正确，不需要停顿；如果预测错误，需要清空已取入的两条指令并重新取指。 **流水线中的异常处理** 异常（如缺页、除零）会打断流水线。需要清空流水线中已经取出的后续指令，保存当前指令的PC等状态，跳转到异常处理程序。处理完后再恢复流水线。 **超标量与动态流水线（简介）** - **超标量**：每个时钟周期可以发射多条指令（如4条），需要多个ALU和更复杂的控制逻辑。 - **动态流水线**：允许指令顺序与程序顺序不同（乱序执行），进一步挖掘指令级并行。现代高性能处理器（如Intel Core系列）采用此技术。 **超标量示例**：一个4路超标量处理器，每个周期最多可以发射（开始执行）4条指令。如果程序中有足够的指令级并行度，理论吞吐率是单发射处理器的4倍。例如：这4条指令没有数据依赖关系： ``` ADD R1, R2, R3 SUB R4, R5, R6 MUL R7, R8, R9 LOAD R10, [R11] ``` 它们可以在同一个周期同时发射到不同的功能单元执行。 💡 **记忆技巧**： - 三类冒险：**结构冒险（硬件冲突）、数据冒险（数据依赖）、控制冒险（转移指令）**。 - 数据冒险三种类型：**RAW（真依赖）、WAR（反依赖）、WAW（输出依赖）**。记住**RAW最常见**（A写入，R读取）。 - 冒险解决方法对比：**结构冒险加硬件，数据冒险用转发，控制冒险靠预测**。 ⚠️ **易错点**： - RAW vs WAR：RAW是写后读（必须先写再读，否则读到旧值），WAR是读后写（必须先读再写，否则写覆盖了旧值）。在经典五级流水线中，WAR和WAW很少发生（因为所有指令按顺序写回）。 - 转发只能解决RAW冒险（EX阶段的直接转发），不能解决LOAD指令的RAW（因为LOAD的数据要从MEM阶段才能获得，需要1个气泡）。 - 分支预测错误需要"清空"流水线中后续指令，并且从正确目标重新取指，性能损失显著。 --- ### 5.6 CPU部分在408中的常见考点 1. **指令执行阶段划分**：给出一个指令，写出每个阶段的具体操作（用RTL描述）。 2. **数据通路分析**：给出数据通路图，分析某条指令执行时各控制信号的值（如多路选择器选择哪个输入，ALU执行什么运算）。 3. **流水线冒险判断与解决**：给出一段指令序列，指出存在哪些数据冒险或控制冒险，并说明如何通过前推或插入气泡解决。 4. **流水线性能计算**：给定指令数、流水线级数、停顿周期数，计算吞吐率或加速比。 5. **单周期与多周期对比**：分析各自优缺点。 6. **硬布线与微程序对比**：简答题常见。 **流水线综合考题示例（408真题风格）**：以下指令序列在五级流水线（IF, ID, EX, MEM, WB）上执行： ``` I1: LOAD R1, [R2] // R1 = M[R2] I2: ADD R3, R1, R4 // R3 = R1 + R4 I3: STORE R3, [R5] // M[R5] = R3 I4: SUB R6, R7, R8 // R6 = R7 - R8 ``` 问：（1）哪些指令之间存在数据冒险？（2）如何解决？（3）需要插入多少个气泡？解：（1）I1写入R1，I2读R1 -> RAW冒险；I2写入R3，I3读R3 -> RAW冒险。（2）LOAD与ADD之间的RAW：LOAD的MEM阶段才能得到R1，所以即使使用转发，也需要插入1个气泡（LOAD的MEM -> ADD的EX之间插1个周期）。I2与I3之间的RAW：如果使用转发，I2的EX结果可以直接转发给I3的EX，不需要气泡。（3）总共需要1个气泡（在I1的MEM之后、I2的EX之前插入）。 --- ### 📌 408考点提示 **考查形式**： - 选择题：CPU组成部件识别、流水线冒险的判断、控制器的类型判断。 - 综合题：数据通路中某条指令的控制信号分析（2016年、2020年408真题）。 - 大题：流水线冒险分析及插入气泡/转发设计（2014年、2018年408真题）。 **常见命题模式**： 1. 给出MIPS多周期数据通路图，要求标出某条指令各阶段的多路选择器选择值。 2. 给出指令序列，要求指出所有数据冒险，并设计插入气泡或转发的方案。 3. 流水线性能计算：给定指令总数、各类冒险的停顿周期数，计算实际CPI和加速比。 **学生常犯错误**： - 流水线中LOAD指令后的RAW需要1个气泡（即使有转发），很多学生误以为转发可以完全消除所有气泡。 - PC更新的时序：PC在取指阶段结束后就更新（指向下一条指令），不是在写回阶段。 - 控制信号的作用混淆：例如MemRead和MemWrite不要搞混，ALUSrc选择的是ALU的第二个输入来源。 **备考建议**： - 熟练掌握RTL描述指令执行过程（写出每条指令各阶段的寄存器传送操作）。 - 对于流水线冒险，建议画出"流水线时空图"来辅助分析，直观看到每条指令在哪一阶段。 - 理解硬布线和微程序控制的核心区别，不要只背表格——要理解"为什么硬布线快但难以修改"。 --- ### 第五部分小结 | 主题 | 核心要点 | | --- | --- | | CPU组成 | 数据通路（ALU、寄存器组、总线）+ 控制单元（硬布线/微程序） | | 指令执行 | 五阶段：IF、ID、EX、MEM、WB；单周期 vs 多周期 | | 数据通路 | 寄存器传送语言（RTL）；单总线/多总线结构 | | 控制器设计 | 硬布线（组合逻辑，快但复杂）；微程序（微指令+ROM，灵活但慢） | | 流水线 | 五级流水；结构冒险、数据冒险（前推/停顿）、控制冒险（分支预测/延迟槽） | | 性能指标 | 吞吐率、加速比、效率 | --- 1f:T527b, ## 第六部分：总线与输入输出系统 ### 6.1 总线概述 **什么是总线？** 总线是连接多个部件（CPU、内存、I/O设备）的一组公共信号线，各部件通过它共享信息。总线的特点是"分时共享"：同一时刻只能有一个部件向总线发送数据（主控者），但可以有多个部件同时接收（从属者）。 **总线类比**：总线就像城市中的"主干道"——同一时刻只能有一个方向的车流（数据），但路边的各个建筑（部件）都可以从这条路上接收信息。如果多辆车同时上路就会发生"交通堵塞"（总线冲突）。 **总线的分类**（按所在位置和功能） 1. **片内总线**：CPU芯片内部连接寄存器、ALU、控制单元的总线。 2. **系统总线**：连接CPU、主存、I/O接口的主要总线。系统总线又分为： - 数据总线（DB）：传输数据，双向。宽度（位数）决定一次能传多少数据。 - 地址总线（AB）：传输地址，单向（从CPU到内存或I/O）。宽度决定可寻址范围。 - 控制总线（CB）：传输控制信号（如读、写、中断请求、总线请求等），每根线方向固定。 3. **通信总线**：用于计算机与外部设备、或其他计算机之间的通信（如USB、RS-232）。 **系统总线三条线的协同工作示例**： CPU要从内存地址0x1000处读取一个字（32位）： 1. CPU在地址总线上输出地址 0x1000（32位地址线全为0...10000...0）。 2. CPU在控制总线上输出"读"信号（MEMR=0或1，取决于定义）。 3. 内存控制器译码地址，找到0x1000单元，将数据放在数据总线上。 4. CPU从数据总线上读取数据到MDR。整个过程：地址线决定"从哪读"，控制线决定"读还是写"，数据线传输"读到的内容"。 **总线的性能指标** - **总线宽度**：数据总线的位数（如32位、64位）。 - **总线时钟频率**：总线上数据传输的基准频率（如100MHz）。 - **总线带宽**：单位时间内最大数据传输量，公式 = 总线宽度 x 时钟频率 / 传输周期数。例如：32位（4字节）总线，频率100MHz，每次传输需要1个时钟周期，带宽 = 4B x 100MHz = 400MB/s。 - **总线传输周期**：一次完整总线操作（请求、寻址、传送、释放）所需时间。 **总线带宽计算示例**：例1：某总线数据宽度为64位，时钟频率为200MHz，每次传输需要2个时钟周期，求总线带宽。带宽 = (64/8)字节 x 200MHz / 2 = 8B x 100MHz = 800MB/s。例2：假设总线带宽为1GB/s，数据宽度为32位，每次传输需要1个时钟周期，求总线时钟频率。 1GB/s = 1024MB/s = 1024 x 10^6 B/s 带宽 = 4B x f / 1 => f = 1024 x 10^6 / 4 = 256MHz。例3（对比并行和串行）：一条32位并行总线，频率100MHz，每周期传输一次，带宽 = 4B x 100MHz = 400MB/s。而一条串行总线（1位数据），频率2.5GHz，每周期传输1位，带宽 = 0.125B x 2500MHz = 312.5MB/s。虽然串行频率高很多，但带宽不一定超过并行。但串行总线频率可以做得更高（不受并行信号干扰限制），所以PCIe等串行总线的总带宽可以远超旧式并行总线。 **总线主控与从属** - 主控（Master）：能发起总线传输的部件（如CPU、DMA控制器）。 - 从属（Slave）：只能响应主控请求的部件（如内存、I/O接口）。 💡 **记忆技巧**： - 系统总线三总线：**数据（DB）、地址（AB）、控制（CB）**，记作**数地控**。 - 数据总线双向，地址总线单向（从CPU向外），控制总线每根方向固定。 ⚠️ **易错点**： - 总线带宽和存储器带宽的区别：总线带宽是理论最大值（受总线条数和频率限制），实际传输量往往小于该值。 - 地址总线宽度决定寻址范围（如32位地址总线最大寻址4GB），数据总线宽度决定单次传输量。 --- ### 6.2 总线仲裁当多个主控部件同时要求使用总线时，需要仲裁机制决定哪个获得使用权。 **链式查询方式** - 所有主控部件通过一条"总线请求"线向总线控制器申请。 - 控制器发出"总线允许"信号，串行通过各个部件（一条链）。 - 离控制器最近的部件优先获得总线使用权。 - 优点：电路简单，易于扩展。缺点：优先级别固定（离得近的永远优先），且链路上某一部件故障会影响后面的部件。 **链式查询示例**：假设有3个主控设备A（最近）、B（中间）、C（最远），A和C同时请求总线。总线控制器发出总线允许信号，从A开始传递： - A收到允许信号，检查自己是否请求？是，则A占用总线，信号不再向下传。 - 如果A没有请求，允许信号传给B，B再检查...如此传递到C。在这个例子中，即使C先请求，A也会优先获得总线，因为A离控制器最近。 **计数器定时查询方式** - 每个主控部件有独立的请求线，控制器内部有一个计数器。 - 当收到请求时，控制器从0开始计数，依次询问每个部件是否请求。 - 第一个匹配的部件获得总线。 - 优点：优先级可灵活改变（修改计数器起始值）。缺点：需要多根请求线，控制复杂。 **独立请求方式** - 每个主控部件有独立的请求线和允许线。 - 控制器根据内部优先级策略（可编程）同时处理多个请求。 - 优点：响应快，优先级灵活。缺点：硬件连线多（每个部件两根线）。 **三种仲裁方式对比**： | 特性 | 链式查询 | 计数器查询 | 独立请求 | | --- | --- | --- | --- | | 请求线数量 | 1根 | n根（每设备1根） | n根 | | 允许线数量 | 1根（链式传递） | 无 | n根 | | 优先级 | 固定（离控制器近优先） | 可编程（改计数器起始值） | 可编程 | | 设备故障影响 | 影响后方设备 | 只影响自身 | 只影响自身 | | 电路复杂度 | 简单 | 中等 | 复杂 | **总线仲裁在408中的考法**：常与DMA或多处理器系统结合，判断在某种请求下哪个部件获得总线。 --- ### 6.3 总线操作与定时 **总线传输的四个阶段** 1. 请求阶段：主控部件向总线控制器申请总线使用权。 2. 仲裁阶段：总线控制器决定下一个主控者。 3. 寻址阶段：主控者将地址和命令（读/写）放到总线上。 4. 传送阶段：数据在主控者与从属者之间传输。 5. 释放阶段：主控者释放总线。 **总线定时方式**（协调双方如何知道何时传输数据） 1. **同步总线** - 使用统一的时钟信号。所有操作在时钟边沿触发。 - 优点：协议简单，实现容易。缺点：时钟频率受最慢设备限制；总线长度受限（时钟偏斜问题）。 - 典型应用：早期的ISA总线、CPU与内存之间的并行总线。 2. **异步总线** - 没有统一时钟，通过握手信号（请求、应答）协调。 - 常见握手协议： - 主控者发出"请求"信号，保持数据有效。 - 从属者发出"应答"信号，表示已接收或已提供数据。 - 主控者撤销请求，从属者撤销应答。 - 优点：可以连接速度不同的设备，总线长度不受时钟限制。缺点：协议复杂，传输效率略低（握手开销）。 - 典型应用：USB、PCIe（其实PCIe采用高速串行+嵌入式时钟，混合方式）。 **同步 vs 异步类比**： - 同步总线 = "阅兵式"——所有人都按照同一个鼓点（时钟）行动，整齐划一，但速度受限于走得最慢的人。 - 异步总线 = "搭档打球"——你发球（请求），对方接球（应答），你才发下一个。双方不用统一节奏，可以快慢搭配。 **半同步总线**：有统一时钟，但允许从属者插入等待周期（如用"READY"信号延长传输）。常见于某些系统总线。 **三种定时方式对比**： | 特性 | 同步 | 异步 | 半同步 | | --- | --- | --- | --- | | 时钟 | 统一时钟 | 无时钟 | 统一时钟 | | 速度 | 受最慢设备限制 | 各设备按自身速度 | 可插入等待周期 | | 协议复杂度 | 简单 | 复杂（握手） | 中等 | | 总线长度 | 受时钟偏斜限制 | 不受限制 | 中等 | --- ### 6.4 常见总线标准（了解级别）考研可能以选择题形式考查以下总线的基本特点： - **PCI**（Peripheral Component Interconnect）：并行总线，同步，支持即插即用，多个设备共享带宽。 - **PCIe**（PCI Express）：串行点对点，高速，采用分组传输，取代了PCI。 - **USB**（Universal Serial Bus）：串行，支持热插拔，树形拓扑，集线器结构。 - **SATA**（Serial ATA）：用于连接硬盘，串行点对点。 - **SCSI**：并行（早期）或串行，常用于服务器硬盘。重点：区分并行总线和串行总线。并行总线（如旧PCI）数据线多但易受干扰，频率难提高；串行总线（如PCIe、USB）数据线少，频率可极高，总带宽反而更大。 **总线发展趋势**：从并行到串行。为什么串行反超并行？ - 并行总线信号同步困难（多根线之间的时间偏移问题，即skew）。 - 串行总线频率可提高到GHz级别，单线带宽巨大。 - 通过多通道（lane）串行增加总带宽（如PCIe x1, x4, x8, x16）。 --- ### 6.5 输入输出接口（I/O接口） **I/O接口的作用** - 数据缓冲：协调CPU与外设的速度差异（用锁存器或缓冲器）。 - 信号转换：电平转换、串并转换（如串行口）。 - 地址译码：识别CPU要访问哪个设备或端口。 - 状态与控制：提供状态寄存器（让CPU查询设备是否就绪）和控制寄存器（让CPU启动设备）。 **I/O接口的基本结构** 每个I/O接口内部通常包含： - 数据缓冲寄存器（如数据端口）。 - 状态/控制寄存器（状态端口、控制端口）。 - 地址译码电路。 - 与CPU侧的总线连接逻辑。 - 与外设侧的接口逻辑。 **I/O端口编址方式** 1. **统一编址（内存映射I/O）** - 将I/O端口看作内存单元的一部分，分配内存地址空间中的一块给I/O。 - CPU使用访问内存的指令（如LOAD、STORE）来读写I/O端口。 - 优点：不需要专门的I/O指令，指令丰富。缺点：占用内存地址空间。 2. **独立编址（专用I/O指令）** - I/O端口有自己的地址空间，与内存地址空间分开。 - CPU使用专门的I/O指令（如IN、OUT）访问端口。 - 优点：不占用内存地址空间，地址线较少。缺点：需要专用指令，程序阅读性稍差。 - 典型：x86架构（IN/OUT指令）。 **编址方式对比**： | 特性 | 统一编址 | 独立编址 | | --- | --- | --- | | 访问指令 | 内存指令（LD/ST） | 专用I/O指令（IN/OUT） | | 地址空间 | 占用内存地址 | 独立地址空间 | | 地址线是否区分 | 不区分 | 需区分（用M/IO信号） | | 典型架构 | ARM、MIPS | x86 | --- ### 6.6 I/O控制方式 CPU如何与外设交换数据？主要有四种方式，从软件控制到硬件控制，效率逐渐提高。 **程序查询方式** - CPU不断读取I/O接口的状态寄存器，检查设备是否就绪。若就绪，则进行一次数据传输；否则继续查询。 - 优点：硬件简单，易于实现。缺点：CPU与设备串行工作，CPU利用率极低（尤其慢速设备）。 - 适用：简单嵌入式系统，或CPU无事可做时。 **程序查询方式示例**：打印机每秒打印100个字符，每个字符打印需要10ms。CPU采用程序查询方式与打印机通信。 CPU每传送一个字符需查询状态多次，假设每次查询需要100个时钟周期（2.5GHz CPU，即0.04us）。如果CPU每次查询后都等待10ms再查询下一次，那么CPU利用率 = 0.04us / 10ms = 0.0004% ——几乎可以忽略不计。但CPU实际无法"等待"——它必须不断查询，导致CPU在此期间不能做其他事，浪费大量算力。 **程序中断方式** - 外设在准备好数据后，主动向CPU发送中断请求。CPU在执行完当前指令后，响应该中断，暂停当前程序，执行中断服务程序进行数据传输，然后返回原程序。 - 优点：CPU与设备可以并行工作（CPU执行其他程序，设备准备数据）。缺点：每次传输都需要保护现场、恢复现场，有额外开销。 - 适用：中低速设备（如键盘、鼠标、串口）。 **中断的详细流程**（考研重点） 1. 外设接口发出中断请求信号（IRQ）。 2. CPU在每条指令执行结束后检测中断请求。 3. 若允许中断（中断标志位=1），CPU向接口发送中断响应信号。 4. 接口提供中断向量（中断类型号），CPU据此找到中断服务程序入口地址（通过中断向量表或IDT）。 5. CPU自动保存断点（PC、PSW等，有的还会保存部分寄存器），然后跳转到中断服务程序。 6. 中断服务程序执行数据传输等操作，最后执行中断返回指令（IRET），恢复断点。 **中断响应过程示例**：某外设（键盘）产生一个中断，CPU正在执行程序A。 1. 键盘接口发出IRQ信号。 2. CPU执行完当前指令后（指令的最后一个时钟周期），检测到IRQ有效，且IF=1（中断允许）。 3. CPU发出INTA（中断响应）信号给键盘接口。 4. 键盘接口将中断向量号（如0x21）放在数据总线上。 5. CPU根据中断向量号查找IDT（中断描述符表），得到中断服务程序入口地址。 6. CPU自动保存当前PC和PSW到堆栈（保存断点）。 7. CPU跳转到键盘中断服务程序执行。 8. 服务程序读键盘数据，处理后执行IRET。 9. IRET指令恢复之前保存的PC和PSW，CPU继续执行程序A。 **中断相关概念** - **中断屏蔽**：通过设置中断屏蔽字，可以禁止某些中断被响应（用于优先级控制）。 - **中断优先级**：当多个中断同时请求时，优先级高的先响应。 - **中断嵌套**：高优先级中断可以打断低优先级的中断服务程序（若允许）。 **中断优先级的示例**：设中断优先级：时钟中断 > 键盘中断 > 打印机中断。当前CPU正在执行打印机中断服务程序，此时时钟中断产生： - 如果允许中断嵌套（且中断标志位为1），CPU会暂停打印机中断服务程序，响应时钟中断。 - 时钟中断处理完后，返回打印机中断服务程序继续执行。 **DMA方式（直接存储器存取）** - DMA控制器（DMAC）接管总线，直接在内存与外设之间传输数据块，不需要CPU干预（仅传输开始和结束时CPU介入）。 - 优点：传输速度快，适合大批量数据（如磁盘、显卡、网卡）。缺点：需要额外的DMA控制器硬件。 **DMA工作过程** 1. CPU设置DMA控制器：传送方向（读/写）、内存起始地址、传送字节数、设备地址等。 2. DMA控制器向CPU申请总线（通过总线请求/响应）。 3. CPU释放总线控制权，DMA控制器接管总线，进行数据传输（每传一个字，内存地址加1，计数器减1）。 4. 传输完成后，DMA控制器向CPU发送中断请求，通知CPU传输结束。 **DMA与中断对比**：如果说中断就像"你找同事帮忙，同事每次都要停下来问你做什么"（每次传输都中断CPU），那么DMA就像"你把任务交代给助理，助理自己做完再来汇报"（只有开始和结束需要CPU介入）。 **DMA传送方式**（如何占用总线） - **停止CPU访问内存**：DMA期间完全让出总线，CPU停止访问内存（效率低，但简单）。 - **周期窃取**：DMA控制器在CPU不访问内存时（如CPU内部执行不需要访问内存的指令周期）插入一个总线周期进行DMA传输。常用。 - **交替访问**：将总线时间划分为多个时间片，CPU和DMA轮流使用（类似分时）。 **周期窃取示例**： CPU执行程序，其中约30%的时钟周期需要访问内存（访存指令），70%的周期不需要（如ALU指令）。 DMA控制器可以在CPU不访问内存的时钟周期插入自己的传输。如果DMA需要传输1MB数据，每次传输4字节，单次传输需要1个总线周期（假设50ns），则：总传输时间 = (1MB / 4B) x 50ns = 262144 x 50ns = 13.1ms 由于DMA只"窃取"CPU不用的周期，对CPU程序执行速度影响很小（约30%的性能损失）。 **通道方式与I/O处理器**（了解） - **通道**：一种更智能的DMA，能执行通道程序（包含多个I/O命令），处理更复杂的I/O操作。 - **I/O处理器**：独立的处理器，专门处理I/O任务，可以执行操作系统中的I/O相关代码。 **四种I/O方式对比** | 方式 | 数据传输单位 | CPU介入程度 | 适用设备 | 优缺点 | | --- | --- | --- | --- | --- | | 程序查询 | 字/字节 | 每次传输都介入 | 简单低速 | 硬件简单，CPU效率极低 | | 程序中断 | 字/字节 | 每次传输都中断 | 中低速 | CPU可并行，但仍有开销 | | DMA | 块 | 仅开始和结束 | 高速块设备 | 传输快，需DMA控制器 | | 通道/IOP | 块/程序 | 很少 | 大型机 | 更智能，硬件更复杂 | **四种方式的CPU利用率对比**（传送1000个字符，每个字符传输需要1us设备时间）： - 程序查询：CPU 100%占用（不断查询等待，不能做其他事）-> 总耗时1000us。 - 程序中断（每次中断开销5us）：CPU只在中断时占用，利用率 ~5/1005 = 0.5%。 - DMA（设置和中断共10us开销，一次传送1000字符）：CPU利用率 ~10/(1000+10)=1%。 - 通道：CPU利用率更低（通道自己管理I/O过程）。 --- ### 6.7 总线与I/O在408中的常见考点 1. **总线仲裁方式**：判断给定场景下哪种仲裁最合适，或分析链式查询的优先级。 2. **总线带宽计算**：已知总线宽度、时钟频率、传输周期数，求带宽。 3. **中断响应过程**：写出中断响应的硬件和软件步骤，或分析中断屏蔽的作用。 4. **DMA与中断的区别**：简答题常考（是否占用CPU、传输单位、适用场景）。 5. **I/O端口编址**：统一编址与独立编址的优缺点。 **综合示例**：某计算机采用程序中断方式与打印机通信，每次中断服务程序需执行50条指令，平均每条指令CPI=2，CPU主频2GHz。打印机每秒打印100个字符。问CPU用于打印的利用率是多少？解：每次中断的CPU时间 = 50条 x 2 CPI / (2x10^9) = 100 / 2x10^9 = 5x10^(-8)秒 = 50ns。打印机每秒中断100次（每打印一个字符中断一次），总CPU时间 = 100 x 50ns = 5000ns = 5us。 CPU利用率 = 5us / 1s = 0.0005% = 5x10^(-6)。结论：打印机中断对CPU性能的影响微乎其微。 --- ### 📌 408考点提示 **考查形式**： - 选择题：总线概念（三总线类型）、仲裁方式、DMA和中断的特点、总线带宽计算。 - 简答题/综合题：中断响应过程（写步骤）、DMA工作流程、总线带宽的综合计算。 - 对比题：中断 vs DMA优缺点对比、同步 vs 异步总线对比。 **常见命题模式**： 1. 给定总线宽度、时钟频率、传输周期数，计算总线带宽（必考计算题之一）。 2. 给出中断优先级和中断屏蔽字，分析中断响应顺序和中断嵌套情况。 3. DMA传输对CPU性能影响的计算（周期窃取方式下）。 4. 三种总线仲裁方式的优缺点比较。 **学生常犯错误**： - 总线带宽计算时忘记单位换算（MB/s和MBps的区别，1B=8b等）。 - 中断响应流程中，中断服务程序结束后是执行IRET而不是RET。 - DMA与中断的主要区别不是"快和慢"，而是"是否需要CPU参与每次传输"。 - 认为DMA传输不需要CPU参与 = DMA不需要地址总线——实际上DMA需要地址总线来指定内存地址。 **备考建议**： - 总线带宽公式必须熟练，注意单位（字节和位、Hz和MHz）的换算。 - 中断的处理流程建议默写几遍（请求->响应->保护断点->服务->恢复->返回）。 - DMA和中断的对比要能从"传输单位、CPU介入程度、适用场景、硬件需求"四个维度回答。 - 408中总线与I/O部分通常与其他章节（如存储器、CPU）组合出综合题，不要孤立备考。 --- ### 第六部分小结 | 主题 | 核心要点 | | --- | --- | | 总线概念 | 数据总线、地址总线、控制总线；分时共享 | | 总线仲裁 | 链式查询、计数器定时、独立请求 | | 总线定时 | 同步、异步、半同步 | | I/O接口 | 数据/状态/控制寄存器；统一编址 vs 独立编址 | | I/O控制方式 | 程序查询、中断、DMA、通道；各自特点与适用场景 | | 中断流程 | 请求->响应->保护断点->服务->恢复->返回 | | DMA流程 | CPU设置->DMAC申请总线->传输->中断结束 | --- 21:I[27201,["/_next/static/chunks/1o08llgketock.js","/_next/static/chunks/1qsnonr2wwbe6.js","/_next/static/chunks/34ji39vmzvz4n.js"],"IconMark"] 20:T2408, ## 计算机组成原理总体知识大纲 ### 第一部分：计算机系统概述 1. 计算机系统的层次结构 - 硬件与软件的逻辑等价性 - 计算机系统的多级层次（微程序级、机器语言级、操作系统级、汇编语言级、高级语言级） 2. 计算机的基本组成 - 冯·诺依曼结构（运算器、控制器、存储器、输入设备、输出设备） - 哈佛结构及其与冯氏结构的区别 3. 计算机的工作过程 - 指令的执行过程（取指、译码、执行、访存、写回） - 时钟、指令周期、机器周期、总线周期 4. 性能指标 - 吞吐量、响应时间 - 主频、CPI、IPC - CPU执行时间计算公式 - MIPS、MFLOPS - 基准程序 ### 第二部分：数据的表示与运算 1. 数制与编码 - 二进制、八进制、十进制、十六进制转换 - BCD码、余3码、格雷码 2. 定点数的表示 - 原码、反码、补码、移码 - 无符号整数与有符号整数 - 定点小数 3. 浮点数的表示 - IEEE 754标准（单精度、双精度） - 规格化数、非规格化数、特殊值（无穷大、NaN） - 浮点数的舍入规则 4. 算术逻辑单元 - 加法器（半加器、全加器、串行进位、超前进位） - 减法、乘法（原码乘法、补码乘法）、除法（恢复余数法、不恢复余数法） - 定点数运算（溢出判断、标志位生成） - 浮点数运算步骤（对阶、尾数运算、规格化、舍入、溢出判断） 5. 移位运算与位扩展 - 逻辑移位、算术移位、循环移位 - 零扩展、符号扩展 ### 第三部分：存储器层次结构 1. 存储器概述 - 分类（RAM、ROM、Cache、寄存器等） - 存储层次原理（局部性、速度-容量-价格权衡） 2. 主存储器 - 动态RAM（DRAM）与静态RAM（SRAM）工作原理 - 只读存储器（ROM、PROM、EPROM、EEPROM、闪存） - 主存芯片的结构（地址线、数据线、片选信号） - 主存容量的扩展（位扩展、字扩展、字位扩展） 3. 高速缓冲存储器 - Cache的基本原理（命中、缺失、块） - Cache的映射方式（直接映射、组相联映射、全相联映射） - Cache的替换算法（随机、FIFO、LRU、LFU） - Cache的写策略（写直达、写回；写分配、非写分配） - 多级Cache 4. 虚拟存储器 - 页式虚拟存储器（页表、地址转换、TLB快表） - 段式、段页式虚拟存储器（简要） 5. 存储器与CPU的连接 - 地址译码、读写控制、时序配合 ### 第四部分：指令系统 1. 指令系统的基本概念 - 指令格式（操作码、地址码） - 定长指令与变长指令 2. 寻址方式 - 立即寻址、直接寻址、间接寻址 - 寄存器寻址、寄存器间接寻址 - 相对寻址、基址寻址、变址寻址 - 堆栈寻址 3. 指令类型 - 数据传送类、算术逻辑类、移位类 - 转移类（无条件转移、条件转移、调用与返回） - 输入输出类 4. CISC与RISC - 特点对比（指令数量、格式、寻址方式、寄存器数量、流水线支持等） - 典型RISC架构（如MIPS、ARM简要） ### 第五部分：中央处理器 1. CPU的功能与组成 - 数据通路（ALU、寄存器组、多路选择器、总线连接） - 控制单元（硬布线控制器、微程序控制器） 2. 指令执行过程 - 单周期处理器（每条指令一个周期） - 多周期处理器（指令分步执行） - 控制信号生成 3. 数据通路 - 寄存器传送语言 - 单总线、多总线结构数据通路 4. 控制器设计 - 硬布线控制：状态机、组合逻辑设计 - 微程序控制：微指令、微地址、微程序ROM 5. 流水线技术 - 流水线的基本概念（五级流水：IF、ID、EX、MEM、WB） - 流水线冒险：结构冒险、数据冒险（写后读等）、控制冒险 - 冒险解决方法（插入气泡、前推/旁路、分支预测） - 流水线性能指标（吞吐率、加速比、效率） - 超标量、动态流水线简介 ### 第六部分：总线与输入输出系统 1. 总线概述 - 总线的基本概念（地址总线、数据总线、控制总线） - 总线仲裁方式（链式查询、计数器定时查询、独立请求） 2. 总线操作与定时 - 同步总线、异步总线（握手协议） - 总线传输阶段（请求、仲裁、寻址、传送、释放） 3. 常见总线标准 - PCI、PCIe、USB、SATA等（了解特点） 4. 输入输出接口 - I/O接口的功能与结构（数据缓冲、状态/控制寄存器） - I/O端口编址（统一编址、独立编址） 5. I/O控制方式 - 程序查询方式 - 程序中断方式 - 中断响应流程、中断向量、中断屏蔽 - 多重中断与中断优先级 - 直接存储器存取方式 - DMA控制器工作原理、DMA传输流程 - 通道方式与I/O处理器（简介） ### 第七部分：计算机组成原理与操作系统、汇编的交叉考点（针对408） 1. 数据表示与汇编指令的对应（如补码与条件码） 2. 虚拟地址到物理地址的转换（结合操作系统的页表机制） 3. Cache与虚拟存储器的关系 4. 中断与异常的处理（操作系统与硬件协作） 5. 指令流水线中的操作系统支持（如TLB缺失处理） ### 第八部分：408备考策略与重点章节权重 **章节分值权重分析（历年408统计）**： | 章节 | 选择题分值 | 大题分值 | 合计占比 | 重要程度 | | --- | --- | --- | --- | --- | | 计算机系统概述 | 2-4分 | 0分 | 2-4分 | 中 | | 数据表示与运算 | 4-8分 | 8-12分 | 12-20分 | 极高 | | 存储器层次结构 | 4-8分 | 8-12分 | 12-20分 | 极高 | | 指令系统 | 2-6分 | 0-8分 | 2-14分 | 高 | | 中央处理器 | 4-8分 | 8-12分 | 12-20分 | 极高 | | 总线与I/O系统 | 2-6分 | 0-8分 | 2-14分 | 高 | 说明：以上为大致区间，每年略有变化。数据表示（浮点数、补码运算）和CPU（流水线）是408的重中之重。 ### 第九部分：跨章节综合考点 1. **Cache + 虚拟存储器综合**：CPU发出虚拟地址 -> TLB转换 -> Cache访问 -> 若Miss则访问主存。一次LOAD指令可能涉及TLB、Cache、主存、缺页处理四个层次。 2. **数据表示 + ALU**：补码加减法体现在ALU的电路设计中（加法和减法复用同一套电路）。 3. **指令系统 + CPU**：不同寻址方式决定了数据通路中多路选择器的选择信号。 4. **存储器 + CPU连接**：主存容量的扩展与地址译码是组成原理的硬件设计综合题。 5. **I/O + 操作系统**：中断处理是操作系统和设备驱动的桥梁，DMA是现代操作系统I/O子系统的核心。 ### 第十部分：高频考点速记表 | 考点 | 出现频率 | 题型 | 关键公式/要点 | | --- | --- | --- | --- | | CPU执行时间 | 每年 | 选/计 | T = I x CPI / f | | 平均CPI | 每年 | 选/计 | CPI_avg = sum(P_i x CPI_i) | | IEEE 754浮点数 | 2-3年一次 | 选/计 | (-1)^S x 1.M x 2^(E-127) | | 补码加减法 | 每年 | 选 | 直接相加，溢出看符号 | | Cache地址划分 | 1-2年一次 | 选/计 | Tag + Index + Offset | | Cache平均访问时间 | 1-2年一次 | 选/计 | t_avg = t_hit + miss_rate x t_miss | | LRU替换 | 2-3年一次 | 选 | 替换最久未访问的 | | 扩展操作码 | 2-3年一次 | 选/计 | 短码向长码扩展 | | 流水线数据冒险 | 1-2年一次 | 选/计 | RAW最常考，转发解决 | | 总线带宽 | 2-3年一次 | 选 | 带宽 = 宽度 x 频率 / 周期数 | | 中断流程 | 2-3年一次 | 选/简 | 请求->响应->保护->服务->恢复 | | DMA vs 中断 | 1-2年一次 | 选/简 | 传输单位、CPU介入程度 | ### 第十一部分：备考建议（针对跨考生） **基础阶段（第1-2个月）**： - 重点掌握前两部分（系统概述、数据表示），这些是后续章节的基础。 - 数据表示中的补码和IEEE 754要做到"肌肉记忆"——看到就能写出。 - 每天练习3-5道进制转换和补码运算题。 **强化阶段（第3-4个月）**： - 攻克存储器（Cache地址划分、主存扩展）和CPU（流水线冒险分析）。 - Cache部分建议配合操作系统中的虚拟存储器一起复习。 - 动手画流水线时空图来分析冒险。 - 这一阶段要开始做408真题（近10年）的组成原理部分。 **冲刺阶段（第5-6个月）**： - 查漏补缺，重点关注总线与I/O、指令系统等相对独立的知识点。 - 总结高频考点和自己的易错点，建立错题本。 - 重点练习综合题（如Cache+TLB结合、流水线+数据通路结合）。 **常见心态建议**： - 组成原理是408中"门槛较高但提分快"的科目，不要被第一遍的复杂感吓倒。 - 对于跨考生，先从**计算题**入手（T=IxCPI/f、补码、浮点数、Cache平均访问时间），计算题容易拿分且有固定套路。 - 概念对比题（CISC vs RISC、同步 vs 异步、DMA vs 中断）适合用表格归纳，考前反复看。 ---